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PIC18C601/801
DS39541A-page 10
Advance Information
2001 Microchip Technology Inc.
FIGURE 1-1:
PIC18C601 BLOCK DIAGRAM
Instruction
Decode &
Control
OSC1/CLKI
OSC2/CLKO
MCLR
VDD, VSS
PORTA
PORTB
PORTC
RA4/T0CKI
RA5/AN4/SS/LVDIN
RB0/INT0
RC0/T1OSO/T13CKI
RC1/T1OSI
RC2/CCP1
RC3/SCK/SCL
RC4/SDI/SDA
RC5/SDO
RC6/TX1/CK1
RC7/RX1/DT1
USART1
CCP1
Synchronous
Timer0
Timer1
Timer2
Serial Port
RA3/AN3/VREF+
RA2/AN2/VREF-
RA1/AN1
RA0/AN0
Timing
Generation
RB1/INT1
Address<12>
12
BSR
FSR0
FSR1
FSR2
inc/dec
logic
4
12
4
PCH
PCL
PCLATH
8
31 Level Stack
Program Counter
PRODL
PRODH
8 x 8 Multiply
WREG
8
BITOP
8
ALU<8>
8
Address Latch
Program Memory
(up to 256 Kbytes)
Data Latch
20
21
16
8
Table Pointer<21>
inc/dec logic
21
8
Data Bus<8>
Table Latch
8
IR
12
3
ROM Latch
Timer3
PORTD
RD7:RD0/AD7:AD0
CCP2
RB2/INT2
RB3/CCP2
T1OSI
T1OSO
PCLATU
PCU
PORTF
RF0/AN5
RF1/AN6
RF2/AN7
PORTG
10-bit A/D
RB4
RB5
RB6
RB7
RE7:RE0/AD15:AD8
PORTE
RF3/CSIO
RF4/A16
RF5/CS1
RF6/LB
RF7/UB
RG0/ALE
RG1/OE
RG2/WRL
RG3/WRH
RG4/BA0
AD7:AD0
A16, AD15:AD8
S
ystem
B
u
s
Inte
rf
a
c
e
Power-up
Timer
Oscillator
Start-up Timer
Power-on
Reset
Watchdog
Timer
Low Voltage
Detect
Decode
Bank0, F
Data Latch
Data RAM
1 Kbyte
Address Latch
5
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